华为ISCAS 2026放出大招：“韬定律”与“逻辑折叠”重塑芯片未来

在2026年5月25日召开的国际电路与系统研讨会（ISCAS 2026）上，华为半导体业务部负责人何庭波对外公布了两项重磅消息：第一，正式推出指导芯片发展的全新理念——“韬（τ）定律”；第二，宣布将在今年秋季发布的麒麟芯片上，首次实装“逻辑折叠”这一关键技术，从而推动芯片性能实现质的飞跃。

“摩尔定律”渐显疲态，芯片行业面临哪些瓶颈？

过去五十多年里，芯片产业始终沿着“摩尔定律”的轨迹发展：集成电路上可容纳的晶体管数量大约每两年翻一番，性能同步提升。其底层逻辑就是“几何微缩”——不断压缩晶体管尺寸，在同等面积的芯片中塞入更多元件。

然而，这条路如今正逼近极限：

物理天花板：晶体管尺寸已接近原子级别，量子隧穿效应等物理障碍开始显现。

成本激增：建设一条先进芯片产线需要数百亿美元的投资，经济上越来越不可持续。

现实掣肘：受外部限制影响，华为获取最前沿的芯片制造设备也面临重重困难。

何为“韬定律”？

“韬（τ）定律”提供了一条全新思路，核心在于 “时间微缩”。

这里的“τ”（希腊字母，读作“韬”）在物理学中表示“时间常数”，可以理解为一个信号在系统中完整传输所需的最小耗时。

“韬定律”的逻辑是：既然把晶体管“做小”日益困难，不如换一种方式——让信号在芯片内部“跑得更快”。通过压缩信号传播延迟，同样可以在单位时间内完成更多运算，从而实现性能跃升。

“逻辑折叠”技术有何优势？

实现“时间微缩”的关键技术便是“逻辑折叠”。何庭波用一个形象的比喻解释道：传统芯片设计好比“盖平房”，各个功能模块平铺在一个平面上；而“逻辑折叠”则像是“盖楼房”。

该技术将芯片从单层拓展为双层或多层，将相关功能单元垂直堆叠起来。其优势包括：

缩短信号路径：垂直堆叠后，原本需要长距离绕行的信号线变成了“上下楼”的短途传输，延迟和功耗显著降低。

缓解数据拥堵：芯片内部的数据通道面积缩减了55%，大幅减少了数据“堵车”和传输功耗。

加速存储响应：对芯片内置的SRAM存储单元优化效果明显，运行频率提升了超过40%。

增强供电稳定性：立体结构为供电网络提供了更多优化空间，电源传输更加平稳。

“麒麟2026”性能提升有多大？

这项技术并非纸上谈兵。华为透露，过去六年间，基于“韬定律”的思路，已设计并量产了381款芯片。而即将于2026年秋季问世的“麒麟2026”，将是“逻辑折叠”技术的首次完整落地，性能提升十分可观：

晶体管密度：相比传统2D芯片提升了53.5%，达到238 MTr/mm²（即每平方毫米2.38亿个晶体管）。这样的增幅在过去需要三年才能实现。

峰值频率：首次突破3GHz，达到3.1GHz，相较上一代提升了12.7%。

能效：性能核心（P核）的能效提升了41%，更加省电。

无需尖端光刻：最关键的是，上述提升均在不依赖最先进光刻工艺的前提下实现。

“韬定律”未来路线图

何庭波还展示了基于“韬定律”的技术演进路径，前景同样令人振奋：

2026–2035年：持续推进“全面折叠”，芯片将从双层堆叠逐步走向三层、四层乃至更多层，性能持续爬坡。

2031年：基于“韬定律”的高端芯片，其晶体管密度将达到与1.4纳米制程同等的水平。

更长远的展望：芯片主频有望在未来达到5.0GHz，晶体管密度突破400 MTr/mm²，为后续实现4GHz及以上CPU核心频率铺平道路。

责任编辑：广汉